Synopsys全系列工具简介
Synopsys的产品线掩盖了整个IC设计流程，使客户从设计标准到芯片消费都能用到完备的最高程度设计工具。公司主要开发和支持基于两个主要平台的产品， Galaxy设计平台和Discovery考证平台。这些平台为客户完成先进的集成电路设计和考证提供了整套综合性的工具。
主要包括以下工具：
1.VCS( verilog compiled simulator )
VCS是编译型Verilog模仿器，它完整支持OVI规范的Verilog HDL言语、PLI和SDF。 VCS具有目前行业中最高的模仿性能，其出色的内存管理才能足以支持千万门级的ASIC设计，而其模仿精度也完整满足深亚微米ASIC Sign-Off的请求。VCS分离了节拍式算法和事情驱动算法，具有高性能、大范围和高精度的特性，适用于从行为级、RTL到Sign-Off等各个阶段。VCS曾经将CoverMeter中一切的掩盖率测试功用集成，并提供VeraLite、CycleC等智能考证办法。VCS和Scirocco也支持混合言语仿真。VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模仿结果的交互和后处置剖析。VCS 2009.12 Linux 考证库树立在经理论考证的DesignWare考证IP的基准上，并添加了对Synopsys的参考考证办法学（RVM）和本征测试平台的支持，可以完成掩盖率驱动的测试平台办法学，而且其运转时间性能进步了5倍。 VCS 2009.12 Linux 考证库是业界范围最广的基于规范的考证IP产品组合，能够便当地集成到Verilog、SystmVerilog、VHDL和Openvera的测试平台中，用于生成总线通讯以及协议违背检查。监测器提供了综合全面的报告，显现了对总线通讯协议的功用掩盖率。
主要优势：
● 业界范围最广的IP产品组合；
● 采用VCS & Pioneer NTB时，仿真性能有显著的进步；
● 可充沛停止配置，达成对测试的更好控制和更快的开发测试易于运用的界面，并且提供测试平台示例，加快学习速度，并加速测试平台的开发过。
2.DC( Design Compiler )
Design Compiler为Synopsys公司逻辑合成工具。DC得到全球60多个半导体厂商、380多个工艺库的支持。据最新Dataquest的统计，Synopsys的逻辑综合工具占领91%的市场份额。DC是十多年来工业界规范的逻辑综合工具，也是Synopsys最中心的产品。它使IC设计者在最短的时间内最佳的应用硅片完成设计。它依据设计描绘和约束条件并针对特定的工艺库自动综合出一个优化的门级电路。它能够承受多种输入格式，如硬件描绘言语、原理图和网表等，并产生多种性能报告，在缩短设计时间的同时进步设计性能。Synopsys发布的最新版Design Compiler综合处理计划--Design Compiler。新版本扩展了拓扑技术，以加速采用先进低功耗和测试技术的设计收敛，协助设计人员进步消费效率和IC性能。拓扑技术可协助设计人员正确评价芯片在综合过程中的功耗，在设计早期处理一切功耗问题。此外，还支持Design Compiler中新的测试紧缩技术，在完成高质量测试的同时，减少测试时间和测试数据量超越100倍，并减少后续物理完成阶段由于测试电路带来的可能的布线拥塞。 新的Design Compiler采用了多项创新综合技术，如自顺应retiming和功耗驱动门控时钟，性能较以前版本均匀进步8%，面积减少4%，功耗降低5%。此外，Synopsys Formality等效检测处理计划得到了加强，可以独立、彻底地考证这些技术，因而设计者无需舍去考证就能够完成更高的性能。
